這類芯片製造材料，能淘汰嗎？ - asiasworldcity.hk

「香港飛龍」標誌

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公衆號記得加星標??，第一時間看推送不會錯過。電子和半導體行業是全氟和多氟烷基物質（PFAS，又稱“永久化學品”）的主要消費領域。PFAS在環境中具有持久性，並可能生物累積至對生態和人類有害的毒性水平。計算機設計師有機會減少半導體和電子製造（包括集成電路、電池、顯示器等）中 PFAS 的使用——僅在歐洲，這些領域目前佔PFAS氟聚合物總使用量的10%。本文提出一箇框架：1在設計階段通過細緻考慮集成電路製造中的金屬層堆疊和圖案化複雜性，量化計算系統製造中PFAS的環境影響；2識別隱含碳（硬件製造產生的碳足跡）與PFAS之間的競爭趨勢。例如，使用極紫外（EUV）光刻技術在7nm工藝節點製造集成電路，相比使用深紫外浸沒（DUV）光刻技術（而非EUV）的同節點工藝，含PFAS層減少18%，這與隱含碳的趨勢不同；3通過案例研究說明如何在滿足功率-性能-面積約束的同時，優化設計以減少PFAS並進行權衡。我們發現，優化設計以減少後端金屬堆疊層數可使脈動陣列中的含PFAS層減少1.7倍。引言計算系統的環境影響不僅限於碳足跡和水消耗。半導體和電子製造過程中使用的化學物質和材料對環境和人類健康的影響，需要計算機設計師和工程師立即關注。全氟和多氟烷基物質（PFAS）——又稱“永久化學品”——包含全球工業製造中使用的16,000多種化學物質的合成化合物，含有一箇或多箇全氟化甲基（三個碳-氟鍵）或乙烯基（兩個碳-氟鍵）碳原子。由於其生物累積性、人體毒性和環境影響，PFAS已受到全球公衆、科學和監管機構的廣泛關注。在電子和半導體行業中，PFAS廣泛用於製造計算集成電路、顯示器、電池、數據中心熱管理冷卻液等。隨着電子和計算芯片的普及，電子領域的PFAS使用量預計每年增長10%，主要驅動力是半導體制造。隨着全球新建更多製造設施，製造過程中PFAS的使用增加，以及通過廢水、排放或電子廢棄物產生的PFAS污染物，已成爲半導體和計算行業的緊迫環境問題。本文采用數據驅動方法研究集成電路製造中的PFAS，對不同光刻製造步驟中的PFAS使用進行建模，並識別PFAS、隱含碳、功率和性能之間的設計優化權衡。據我們所知，這是首項使研究人員和設計師能夠在硬件製造階段對PFAS進行建模和量化，並在設計階段提出最小化PFAS的設計策略的工作。我們的主要貢獻包括：1提出一種分析建模框架，用於量化邏輯半導體制造中PFAS的使用量。該框架利用製造設施的詳細特徵和現有關於半導體光刻和工藝複雜性的文獻，使設計師能夠在設計階段估算其設計在製造過程中的PFAS消耗量。2爲實現更全面的可持續計算系統設計，我們在框架中集成了架構碳建模工具，以量化硬件製造產生的PFAS與碳排放之間的權衡。3進行PFAS感知設計案例研究，併爲設計師提供減少含PFAS設計的設計旋鈕。我們證明，設計硬件系統時減少後端金屬堆疊層數可使製造中的PFAS減少1.7倍。背景僅在2020年，歐洲化學品管理局（ECHA）估計歐洲電子和半導體制造中使用的PFAS量達到4.21千噸。圖1（右）顯示，這些PFAS中約69%來自氟聚合物，28%爲用於表面潤溼和改性的含氟表面活性劑，3%爲碳氟化合物（小分子液體和氣體，其中部分是用於熱管理冷卻液的溫室氣體）。另一項分析顯示，如圖1（左）所示，電子和半導體行業是氟聚合物的第三大消費領域，僅次於交通運輸行業以及化工和能源行業，佔2020年歐盟氟聚合物銷售總量的11%。許多PFAS具有環境持久性和生物累積性，已在水、土壤和空氣中（包括北極）被檢測到。儘管大多數PFAS的毒理學數據目前基本未明確，但“永久化學品”的潛在健康後果和生物累積性迫切需要儘可能減少其使用。目前僅有少數科技公司（如蘋果）宣佈逐步淘汰產品中的PFAS。雖然PFAS在產品使用階段基本安全，但在整個製造供應鏈和計算系統處置過程中存在許多安全隱患。在計算系統的生命週期中，PFAS可能通過三種途徑釋放到環境中：通過空氣的大氣排放、通過水的aqueous排放，以及通過土壤的滲濾液排放。圖2展示了半導體中PFAS的這三種潛在污染途徑。PFAS修復方法（即從水源和土壤中去除PFAS污染物）是限制人類接觸現有PFAS的重要解決方案，但不足以解決各行業的PFAS污染問題。近期研究表明，污水處理廠無法完全去除半導體制造設施廢水中的PFAS，某些PFAS對當前廢水處理具有系統性抗性。這凸顯了在製造階段（甚至設計階段）減少含PFAS化學品的重要性。因此，迫切需要找到有效的無PFAS替代品，並在計算領域（如光刻）必需使用時儘量減少PFAS。表1列出了電子和半導體制造過程中使用的不同類型PFAS，以及現有無PFAS替代品的可用性。半導體制造中PFAS的主要用途是光刻，其中僅0.8%的PFAS殘留在芯片上，大部分被排入廢水或焚燒（圖3）。構建環境可持續的計算系統（包括低PFAS消耗）需要從設計到製造再到處置的整個計算棧的協作，以及學術界和工業界的共同努力。計算棧的研究人員和設計師有機會在設計階段識別權衡，並納入降低PFAS環境影響的優化措施，尤其是在光刻和集成電路製造中缺乏無PFAS替代品的情況下。PFAS主要用於：1）光刻膠：用於在基板上通過短波長輻射（如極紫外EUV或深紫外DUV）曝光改變溶解度來圖案化微納結構的光聚合物。由於製造先進半導體芯片需要許多工藝步驟，該過程要求良率超過99%。2）抗反射塗層（ARCs）：利用其低折射率防止基板反射光干擾，並作爲阻擋層，包括頂部和底部抗反射塗層（TARCs和BARCs）。3）其他塗層：如頂層塗層用於防止光活性成分浸出，並保護光刻膠免受193nm浸沒式深紫外光中使用的浸水的影響。此外，介電旋塗塗層改善光刻膠和ARCs的塗層均勻性，並防止缺陷。我們將包含PFAS化學品的光刻步驟稱爲“含PFAS層”。第三節詳細介紹了所提出的半導體制造PFAS建模工具的設計和實現。PFAS 感知系統設計框架計算機設計師在設計階段擁有將PFAS最小化的重要機會。本節將詳細介紹如何根據製造規範，對集成電路（IC）設計中每金屬層半導體制造所使用的 PFAS 量進行量化和建模，我們將詳細介紹框架的輸入和輸出（§III-B），並討論研究人員和設計師在計算系統中更好地考慮 PFAS 的侷限性及未來步驟（§III-C）。A. PFAS與半導體制造分析模型半導體制造中PFAS的使用量高度依賴圖案化複雜性和金屬層堆疊。圖4展示了半導體制造中最常用光刻工藝（包括光刻-刻蝕（LE）、自對準雙重圖案（SADP）和自對準四重圖案（SAQP））的工藝複雜性和含PFAS層。根據工藝流程和使用的化學品，PFAS的量以及抗反射塗層、旋塗塗層和頂層塗層與特定光刻膠的組合使用情況會有所不同。例如，某工藝流程可能僅包含BARC和光刻膠。我們的模型爲設計師和工程師提供了更新和定製給定工藝節點的圖案化複雜性和工藝流程的靈活性，允許集成用戶定義的製造規範。我們的PFAS模型基於中提出的金屬堆疊，並根據通常使用含PFAS光刻膠、ARCs、頂層塗層和其他塗層的光刻步驟，估算含PFAS層的數量。在半導體制造中，掩模用於在硅晶圓上光刻圖案化特徵，因此我們使用光刻掩模數量作爲代理來估算製造中使用的PFAS量（表2）。PFAS分析建模公式爲：我們量化了130nm至3nm工藝節點半導體制造中的PFAS使用量。圖5顯示了芯片製造中前端（FEOL）、中端（MOL）和後端（BEOL）的含PFAS光刻層數量。含PFAS層的數量隨着集成電路製造中光刻步驟的增加而增加。與DUV相比，使用直接EUV技術可減少含PFAS層數，這對應更少的掩模數量和工藝步驟（見圖5）。然而，隨着特徵尺寸縮小，由於更先進工藝節點的複雜性增加，掩模和光刻步驟的數量也會增加。評估方法PFAS 定量驗證。我們通過與 TechInsights 建模的每個工藝節點中含 PFAS 化學品的體積數據進行對比，驗證了我們的建模方法。如圖 7 所示，我們展示了在以 28nm 爲標準歸一化的製造工藝節點中的 PFAS 趨勢。我們的模型表現出與 TechInsights 所量化的含 PFAS 化學品體積相似的趨勢。然而，TechInsights 僅提供了較粗粒度的 PFAS 數據，且僅限於 28nm 以後的技術節點。我們的 PFAS 模型是一箇參數化的預測模型，基於晶圓廠的工藝流程、工藝複雜性和金屬堆疊，能夠在芯片製造設計階段提供足夠的靈活性和多樣性，以量化和減少 PFAS 的使用。碳足跡。爲了量化集成電路的碳足跡，我們將 ACT —— 一種架構級碳建模工具 —— 集成進我們的框架中，以支持整體可持續計算設計。功耗-性能-面積（PPA）分析。我們在 Cadence Genus™ 和 Innovus™ 工具上，使用學術版 ASAP7 PDK ，對一箇脈動陣列和 ARM Cortex-M0 進行綜合與佈局佈線。圖7. 我們的PFAS分析模型與TechInsights提供的PFAS含量趨勢的對比評估。我們的模型趨勢與TechInsights報告的PFAS體積測量值高度吻合。我們利用工藝複雜性、製造流程以及金屬互連結構，提供了足夠的靈活性和適應性，以量化集成電路中的PFAS。面向 PFAS 感知的計算設計案例研究在本節中，我們首先展示了在先進工藝節點採用 EUV 光刻時，PFAS 與內含碳之間的衝突。其次，我們量化了製造一箇脈動陣列在使用不同數量 BEOL（金屬佈線）層時的 PPA、內含碳和 PFAS 之間的權衡。第三，我們說明了在系統級芯片（SoC）中通過減少 BEOL 層以優化 PFAS 使用與芯片面積之間的整體權衡。A. PFAS-功耗-性能-碳足跡的設計權衡爲了真正設計出更具可持續性的計算系統，設計者需要在考慮性能和功耗等傳統指標的同時，也納入碳足跡和 PFAS 等環境影響因素。如圖 8 所示，我們展示了在 16nm 到 3nm 工藝節點（x 軸）下，基於 TSMC 縮放數據, 的每平方釐米芯片的性能、功耗、PFAS 和內含碳的趨勢。儘管隨着技術縮放性能和功耗有所改善，但製造過程中的環境影響，如內含碳和 PFAS，並不會隨着更先進的技術節點而必然改善。圖8. 不同工藝節點下，1平方釐米芯片的歸一化性能、功耗、PFAS含量化學品及隱含碳排放。我們展示了在不同碳強度（從100%可再生能源到以煤爲主的能源結構）條件下，半導體制造廠所導致的碳排放範圍。在7nm技術節點中，使用EUV光刻製造的芯片比使用DUV光刻的減少了18%的PFAS含量層，同時在功耗與性能方面更優。內含碳的一般趨勢是在更先進的工藝節點中增加，這是由於隨着圖案化複雜性的提高，能源消耗也在增加。對於含 PFAS 的層，7nm（EUV）和 5nm 工藝節點相比 7nm（DUV）甚至 10nm 工藝，在某些情況下可能具有更低的環境影響，這取決於 BEOL 金屬堆疊（見圖 7）、設計面積節省和良率。例如，如文獻所述，在製造一箇 7nm 工藝節點設計時採用 EUV，相比使用 DUV 浸潤式多重圖案化方法，在相同金屬層堆疊條件下，能實現更具環境可持續性的製造過程，可降低內含碳並減少 18% 的 PFAS 層（相當於 PFAS 化學品用量減少 20% ）。這是因爲直接使用 EUV 可減少掩模和製造步驟的數量，包括光刻、沉積和蝕刻。一張 EUV 掩模最多可替代五張 DUV 掩模，具有更好的圖案良率和更短的製造時間。儘管 EUV 平均每臺設備消耗的功率比傳統 DUV 高 10 倍，但它能取代多重製造步驟。B. 減少 BEOL 金屬層以優化 PFAS 使用鑑於 PFAS 的使用量隨金屬層數量而變化，我們對例如圖 9(a) 所示脈動陣列，在不同 BEOL 層數下進行佈線，量化其內含碳、PFAS 和 PPA 之間的權衡。如圖 9(b) 所示，優化設計以減少 BEOL 層數最多可以節省 3 倍的 PFAS 層。將脈動陣列從金屬層 M7 減少到 M5，可減少 1.5 倍 PFAS 層，進一步優化至 M3 時，可在 BEOL 中再減少 2 倍 PFAS，而由於脈動陣列結構規則，PPA 幾乎不受影響。圖9. (a) 使用ASAP7 PDK設計的6×6矩陣乘法陣列的佈局與單個MAC單元的佈局圖；(b) 在金屬層從M7減少至M3的情況下，該矩陣陣列在功耗、延遲、面積、隱含碳排放和PFAS層數方面的歸一化對比。將後端金屬堆棧（BEOL）從M7減少到M3，可在前端工藝（FEOL）、中間互連（MOL）和後端互連（BEOL）中實現整體PFAS減少1.7倍，同時在功耗、延遲和麪積上的影響可忽略。對於內含碳來說，在製造設施使用非可再生能源（如煤）而非可再生能源（如太陽能）時，減少 BEOL 層數更具影響力，因爲電力是碳足跡的主要來源。因此，減少 BEOL 層數的主要環境效益在於減少製造過程中含 PFAS 層的數量。我們在圖 10 中展示了將脈動陣列 MAC 單元在不受限制（M7）與限制至 M3 時的布圖差異。圖10. 使用ASAP7 PDK的矩陣乘法陣列MAC單元佈線圖：左圖爲佈線至M7的不受限制佈局，右圖爲受限於使用較少BEOL金屬層至M3的佈局。C. SoC PFAS 優化中的金屬層與面積權衡爲了說明在 SoC 規模上優化 BEOL 層數以減少 PFAS 的影響，我們使用 ASAP7 PDK 金屬堆疊（圖 11），建模了一箇 DNN 訓練加速器，該加速器包含 ARM Cortex-M0、6×6 脈動陣列以及片上 SRAM。我們對脈動陣列與 Cortex-M0 進行不受限制的佈局佈線，最高使用 M7，然後將 BEOL 優化至 M4。圖11. 基於文獻，簡化版DNN訓練加速器SoC的整體架構圖概覽。對 Cortex-M0 而言，爲實現至 M4 的佈線，其面積開銷增加了 1.47 倍。但將其從 M7 降至 M4，僅導致整個 SoC 面積增加 2.4%。SRAM 單元通常佈線至 M4，因此不存在面積損失。如圖 12 所示，當 SoC 佈線至 M9（M8-M9 用於供電網絡）時，我們展示了優化至 M5 可帶來 1.58 倍的 PFAS 減少效益。圖12. 在加速器SoC中，BEOL金屬層與芯片面積之間的權衡。我們將SoC的BEOL金屬層從M9優化爲M7，實現了1.58倍的PFAS減量收益，儘管這帶來了2.4%的芯片面積增加。此外，我們還根據半導體制造廠的碳強度和 BEOL 層結構，量化了每個 SoC 的內含碳足跡。在兩種碳強度條件下，減少 BEOL 層數（考慮面積開銷）對芯片的內含碳幾乎沒有影響。這主要是因爲碳足跡的計算涉及到電力消耗（即不同製造工具和工藝）、材料採購和氣體排放等複雜因素。相比之下，減少含 PFAS 層數的效益則大 10 倍以上。機遇與行動號召優化計算系統對環境的影響不僅僅侷限於碳足跡，還包括製造過程中使用的材料和化學品，如全氟和多氟烷基物質（PFAS）。隨着有關PFAS的監管指南不斷演進，半導體供應鏈（包括集成電路製造）必須儘可能減少甚至淘汰PFAS的使用。作爲設計人員，我們有機會在設計階段識別權衡，並在設計中進行優化，以減少製造過程中對PFAS的消耗。本節將概述在設計更具環境可持續性的計算系統過程中，減少PFAS使用的機遇和未來設計策略。首先，正如在§III-C中所討論的那樣，迫切需要更準確和標準化的PFAS定量方法。此外，設計師和架構師還可以通過延長硬件使用壽命、重新利用硬件來減少電子垃圾。延長硬件生命週期能夠減少最終被送往垃圾填埋場或焚燒設施的電子垃圾，從而降低PFAS對大氣、水體和土壤的污染風險。此外，在異構Chiplet系統的環境可持續性方面，也存在值得探索和發展的機會。當前最先進的超大規模集成（VLSI）系統使用了多芯片集成技術，包括Chiplet（小芯片）架構，即將單獨封裝的裸片組裝在稱爲中介層（interposer）的基板上。Chiplet的優勢之一是使用體積更小、模塊化的芯片，有助於提升良率，並減少芯片中金屬互連層（BEOL）的使用數量。例如，相比將系統級芯片（SoC）統一佈線至最高金屬層（如M7），可以針對不同功能模塊分別製造至其所需的最高金屬層（如SRAM只需至M4），從而有潛力減少PFAS的使用。但同時，Chiplet也需要額外的封裝工藝，而這些工藝可能引入更多PFAS，並且在功耗、性能與碳排放方面相比於單芯片SoC仍存在不確定的權衡。這是一箇尚未充分研究的開放性領域，我們希望本框架能爲計算領域提供探索的基礎。結論計算系統對環境的影響（包括碳排放和“永久化學品”PFAS）正日益成爲全球性關注的問題。半導體與電子製造高度依賴含PFAS材料，這些物質具有潛在的生物累積性及對人體健康的風險。隨着技術依賴日益加深，這些隱蔽的化學品帶來了迫切的可持續性挑戰。我們提出了一箇框架，幫助設計人員和研究者在設計階段對PFAS進行量化，並在碳足跡、PFAS使用、功耗、性能和麪積等維度上優化計算系統的環境可持續性。我們希望這項工作能爲今後的研究與優化奠定基礎，推動計算領域逐步減少PFAS的使用。如下，致謝本文作者：*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4062期內容，歡迎關注。加星標??第一時間看推送，小號防走丟求推薦

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